アイティーデザイン株式会社 【みなとみらい】SoC・FPGA開発エンジニア◆経験浅い方歓迎◎◆教育体制◎◆残業月5～20H程

【みなとみらい】SoC・FPGA開発エンジニア◆経験浅い方歓迎◎◆教育体制◎◆残業月5～20H程

【教育体制◎ご経験浅い方大歓迎◎／年休125日・土日祝休み／残業月5～20h程度で働き方◎／長期顧客からの受注、大手メーカーとの取引きで安定性◎】

■業務内容：
◎SoC・FPGA設計/検証をお任せします。
・画像処理/通信処理/産業・車載用CPU搭載SoC・FPGA設計
・機能設計～実装
・SoC・FPGA論理設計 RTL設計＆検証
【変更の範囲：会社の定める業務】

■案件例：
・プロジェクター用画像処理LSI
・モバイル／産業／車載用カメラ用画像処理LSI
・PCIe／Ethernet／通信及びI/F用LSI
など

■教育体制：
【教育】
現場配属前にFPGAキットを使用してLinuxオペレーション、記述言語、実装などを1～２ケ月程度の教育
【育成】
現場配属後にOJTで業務を覚えていただきます。
また、2～3ヶ月間隔で当社メンバーでミーティングを実施して現場での問題、技術／管理手法など共有して認識を合わせています。
【指導】
当社メンバーからプロジェクト毎に進捗状況を報告。問題や解決策を共有して認識を合わせています。

経験がある方は、現場配属前教育は実施しませんが育成、指導は行います。
当社メンバーからのテーマをもとに会議を実施して共通認識を持つようにしています。
この会議からリーダー意識を持ちリーダーになってチームを率いて下さい。
また、エンジニア中心で考えている人も開発は一人では出来ないため、相手の考えを取り入れる意識を身につけて下さい。

■魅力：
社員互助会があり、慶弔見舞金や年2回の親睦会を開催しています。
新人歓迎と家族参加のXmasパーティーなどを開催。
また、社員提案のスポーツに関する親睦会には補助金も支給しています。
新たな仲間が増えて社員皆さんのライフワークが充実して、会社が活性化することで共に成長したいと考えています。

学歴不問

＜応募資格/応募条件＞
■必須条件：
・利用言語：VerilogHDL、VHDL（読める程度でも可）
・設計 ：機能仕様書から詳細機能･タイミング検討･RTL設計（未経験でも可）
・検証 ：検証項目･シナリオが作成・論理検証（少しでも経験あれば可）

■歓迎条件：
・FPGA設計：専用ツール使用経験
・組込ソフト（制御系）経験
・Ｃ言語経験

＜勤務地詳細＞
顧客先
住所：神奈川県横浜市西区みなとみらい
受動喫煙対策：屋内全面禁煙

＜勤務地補足＞
【変更の範囲：会社の定める事業所】
みなとみらい線「みなとみらい駅」から徒歩10分程度

＜転勤＞
無

＜オンライン面接＞
可

＜労働時間区分＞
フレックスタイム制
コアタイム：11:00～15:00
フレキシブルタイム：9:00～11:00、15:00～17:45
休憩時間：60分（12:00～13:00）
時間外労働有無：有

＜標準的な勤務時間帯＞
9:00～17:45
＜その他就業時間補足＞
■残業時間：月5～20h程度

正社員

＜雇用形態補足＞
期間の定め：無

＜試用期間＞
3ヶ月
試用期間中は本採用時と同じ雇用条件

＜予定年収＞
400万円～650万円

＜賃金形態＞
月給制

＜賃金内訳＞
月額（基本給）：285,000円～465,000円

＜月給＞
285,000円～465,000円

＜昇給有無＞
有

＜残業手当＞
有

＜給与補足＞
■昇給：年1回（4月）
■賞与：年2回（6月、12月）

賃金はあくまでも目安の金額であり、選考を通じて上下する可能性があります。
月給(月額)は固定手当を含めた表記です。

通勤手当、寮社宅、健康保険、厚生年金保険、雇用保険、労災保険、退職金制度

＜各手当・制度補足＞
通勤手当：全額支給
寮社宅：独身寮
社会保険：補足事項なし
退職金制度：補足事項なし

＜教育制度・資格補助補足＞
■資格取得報奨金・助成金制度

＜その他補足＞
■慶弔見舞金制度
■社員互助会

完全週休2日制（休日は土日祝日）
年間有給休暇10日～20日（下限日数は、入社半年経過後の付与日数となります）
年間休日日数125日

年次有給休暇（入社3か月後に10日付与、半日単位・時間単位取得制度あり）、スーパーホリデー休暇（3日間）、年末年始休暇（6日間）、慶弔休暇、育児休業、介護休業、子の看護休暇